새로운 Yttrium Doping 기술 혁신 2D 트랜지스터 제한
기존의 실리콘 기반 기술은 하위 -3 nm 노드에서 물리적 한계에 접근하고 있으며, 새로운 반도체 재료는 통합 회로의 추가 스케일링을 달성하기 위해 시급히 필요합니다. 원자 적으로 얇은 구조와 높은 이동성 장점을 갖는 2 차원 반도체는 초-쇼트 채널 트랜지스터에서 우수한 정전기 제어 및 현장 특성을 달성 할 수있다. 이들은 Sub -1 NM 기술 노드에서 통합 회로 칩을위한 잠재적 채널 재료로 간주되며 세계적인 반도체 칩 회사 및 연구 기관 (예 : Intel, TSMC, Samsung 및 European Microelectronics Center)으로부터 큰 관심을 받았습니다. . 그러나, 2 차원 트랜지스터는 심각한 금속-불도환기 접촉 Fermi Pinning Effect에 직면하여 2 차원 트랜지스터의 성능을 크게 제한합니다. 따라서, 2 차원 반도체와 금속 전극 사이의 저장 접촉을 달성하는 방법은 고성능 탄도 트랜지스터의 준비에 핵심 요소이다. 또한, 현재 국제적으로 달성되고있는 고성능 2 차원 트랜지스터는 대부분 기계적 각질 제거 또는 센티미터 규모의 2 차원 단결정을 기반으로합니다. 웨이퍼 수준의 2 차원 반도체에 기초한 고성능 트랜지스터의 대규모 준비를 달성하는 방법은 실험실에서 산업용 응용 프로그램 (실험실에서 FAB)까지 2 차원 전자 장치를 홍보하는 핵심 과제입니다.
최근 Peking University의 Electronics School의 Academician Peng Lianmao와 연구원 Qiu Chenguang이 이끄는 연구 그룹은 2 차원 반도체 통합 프로세스에서 "희토류 Yttrium 유도 위상 변화 이론"을 제안하고 "원자 수준 정밀 선택적 도핑 기술 ", 전통적인 이온 이식의 접합 깊이가 5 나노 미터 미만일 수 없다는 엔지니어링 제한을 뚫고 나옵니다. 처음으로 소스 및 배수 선택 영역의 도핑 깊이는 0의 한계로 밀려났습니다. 단일 원자 층의 5 나노 미터, 초소형 채널 탄도 트랜지스터는 대규모로 대규모로 준비되었습니다. 2 차원 반도체 웨이퍼, 이상적인 저장소 접점 및 스위칭 특성을 달성하는데, 이는 향후 하위 -1 나노 미터 기술 노드 칩을 더 높은 성능과 더 낮은 전력 소비로 구축 할 수있는 잠재력을 가지고 있습니다. 관련 연구 결과는 2024 년 5 월 27 일 Nature Electronics에서 온라인으로 출판되었다. "2 차원 트랜지스터에서 OHMIC 접촉에 대한 Molybdenum 이황화의 yttruim-doping- 유도 금속 화"라는 제목으로 출판되었다.
이 연구 작업은 다음 4 가지 기술 혁신을 달성했습니다.
1. "희토류 요소 유도 된 2 차원 금속 화 이론"이 개척되었다.
이 기술은 이트륨 원자 도핑을 유도함으로써 접촉 영역의 2 차원 반도체를 2 차원 금속으로 변형시킨다. 이 2 차원 금속은 계면에서의 페르미 고정 효과를 억제하기 위해 금속과 반도체 사이의 완충 층으로 사용됩니다. 완충 층은 "브리지"로서 작용하여 금속에서 반도체로의 운반체의 전송 효율을 효과적으로 향상시킨다. YTTRIUM ATOM DOPING은 2 차원 금속의 페르미 레벨의 위치를 효과적으로 조절하여 장치의 이상적인 밴드 정렬 및 OHMIC 접촉을 달성하여 고유 2 차원 상 전이에 내재 된 Schottky 장벽의 과학적 도전을 극복합니다.
그림 1 단일 원자 층 도핑-유도 된 2 차원 금속화 된 OHMIC 접촉 기술의 이론적 예시
둘째, "원자 수준의 제어 가능한 정밀 도핑 기술"이 발명되었습니다. 초 저전력 소프트 플라즈마-고시 소스 활성 금속 증착-바 쿠움 어닐링의 3 단계 원자 수준 도핑 공정은 고형 상태 소스 도펀트 YTTRIUM 원자가 미세한 패턴 화 된 2 차원 접촉 영역 표면에 효과적으로 확산되고 주입하도록 설계되었습니다. . 이 새로운 접촉 도핑 전략은 1NM 기술 노드의 리소그래피 프로세스와 호환됩니다.
그림 2 원자 수준 도핑-유도 된 2 차원 금속 화의 체계적인 특성
셋째, 이상적인 저장 접촉은 웨이퍼 수준의 2 차원 반도체에서 달성됩니다. 접촉 저항은 양자 이론적 한계로 밀고, 총 장치 저항은 235Ω · μm, 통계 전송 라인 방법 (TLM) 평균 접촉 저항은 69 ± 13Ω · μm에 불과하며 국제의 요구 사항을 충족합니다. 미래의 통합 회로 노드에서 트랜지스터의 저항을위한 반도체 기술 로드맵.
그림 3 이중 게이트 10nm 초-쇼트 채널 2 차원 트랜지스터의 장치 구조 및 저장 접촉 특성화
넷째, 대규모 초소형 채널 2 차원 트랜지스터 어레이에서 탁월한 포괄적 인 전기 특성을 보여줍니다. 이상적인 스위칭 동작을 나타내며 짧은 채널 효과를 효과적으로 억제 할 수 있습니다. 실내 온도 탄도 속도는 79%로 높으며, 4 크기 전류 범위의 평균 하위 임계 값 스윙 SS는 67MV/DEC입니다. 평균 국가 전류 밀도는 0. 84ma/μm만큼 높습니다. 최대 트랜스 컨덕턴스는 3.2ms/μm로 증가하여 다른 유사한 2 차원 TMDS 장치보다 거의 크기가 높습니다.
그림 4 초-쇼트 채널 2 차원 트랜지스터 스케일 어레이의 전기 특성
이 연구는 물리적 메커니즘 관점에서 희토류 요소 Yttrium doped 2 차원 상 변화 기술의 기본 과정을 설명하고, 고성능 2 차원 트랜지스터의 대규모 웨이퍼 수준 준비의 타당성을 보여줍니다. 장치의 주요 전자 매개 변수는 고급 노드 통합 회로의 요구 사항을 충족하여 향후 노드 통합 회로 응용 프로그램에서 2 차원 반도체의 성능 잠재력을 보여주고, 실험실에서 산업으로 2 차원 전자 장치를 홍보하기위한 중요한 이론적 기준 및 실험적 기초를 제공합니다. (실험실에서 랩).
(출처 : https://www.cpc.pku.edu.cn/info/1015/2011.htm)